Synopsys Synplify 2019.03 SP1 [En]

Synplify Pro
Логический синтез для проектирования ПЛИС (Программи́руемая логи́ческая интегра́льная схе́ма).
Программное обеспечение для синтеза ПЛИС Synplify Pro® является отраслевым стандартом для создания высокопроизводительных и экономичных проектов ПЛИС. Программное обеспечение Synplify поддерживает новейшие языковые конструкции VHDL и Verilog, включая SystemVerilog и VHDL-2008. Программное обеспечение также поддерживает архитектуры FPGA от различных поставщиков FPGA, включая Altera, Achronix, Lattice, Microsemi и Xilinx, все из одного RTL и источника ограничений. Программное обеспечение Synplify Pro использует единый простой в использовании интерфейс и имеет возможность выполнять инкрементный синтез и интуитивно понятный анализ кода HDL.

Для разработчиков больших проектов, которым требуется максимально быстрое время синтеза и высочайшее качество результатов измерения времени, площади и мощности. Программное обеспечение Synplify® Premier предоставляет все функции Synplify Pro, а также полный набор инструментов для расширенного проектирования ПЛИС, см. Сравнительную таблицу функций Synplify.

Логический синтез Synplify Pro включает:
Инкрементальные, блочные и восходящие потоки для получения согласованных результатов от одного запуска к другому
Автоматическая компиляция указывает инкрементный поток для ускорения выполнения до 4 раз при сохранении качества обслуживания
Ускоренное время работы с поддержкой до 4 процессоров
Поддержка сценариев и Tcl / Find для автоматизации потока и настраиваемого синтеза, отладки и отчетности
Оптимальные результаты по площади и времени с использованием ПЛИС от Achronix, Altera, Lattice, Microsemi, Xilinx
Иерархический командный процесс проектирования, позволяющий параллельную и / или географически распределенную разработку дизайна
Всесторонняя языковая поддержка, включая Verilog, VHDL, SystemVerilog, VHDL-2008 и многоязычный дизайн
Компилятор FSM и проводник FSM для автоматического извлечения и оптимизации конечных автоматов из RTL
Средство просмотра графического конечного автомата для автоматического создания пузырьковых диаграмм для отладки и документирования конечных автоматов
Автоматическая память и вывод DSP обеспечивает автоматическое выполнение проекта с оптимальным качеством результатов по площади, мощности и времени
Инкрементная статическая синхронизация для анализа позволяет обновлять временные ограничения исключений с немедленной видимостью результатов без повторного синтеза
Инструмент интерактивного графического анализа и отладки HDL Analyst для диагностики проекта, выявления проблем, а также функционального анализа и анализа производительности