Описание: Система цифрового моделирования проектов на основе VHDL, Verilog и «смешанных» описаний с встроенными функциями анализа производительности, индикации «активности» кода (code coverage), компаратора временных диаграмм и визуализатора Enhanced Dataflow Window. Основные функциональные возможности: высокая скорость моделирования для RTL и Gate проектов; единое моделирующее ядро и оптимизированной архитектуры Native Compiled; интерактивная отладка и анализ с помощью модуля Debug Detective; интегрированный анализ Code Coverage; оптимизация скорости моделирования с помощью анализатора производительности Performance Analyzer; исчерпывающая трассировка сигналов Signal Spy; встроенный отладчик С; поддержка интерфейсов С и Tcl/Tk; поддержка ОС Unix/Windows/Linux.
