Е.П.Угрюмов | Цифровая схемотехника 2-е издание [2004] [DJVU]

Содержание:
Предисловие
Введение
Глава 1. Схемотехнические проблемы построения цифровых узлов и устройств
1.1. Простейшие модели и система параметров логических элементов
Простейшие модели логических элементов
Статические параметры логических элементов
Быстродействие логических элементов
Мощности потребления логических элементов
1.2. Типы выходных каскадов цифровых элементов
Логический выход
Элементы с тремя состояниями выхода
Выход с открытым коллектором
Выход с открытым эмиттером
1.3. Паразитные связи цифровых элементов по цепям питания
Фильтрация питающих напряжений в схемах ЦУ
1.4. Передача сигналов в цифровых узлах и устройствах
Помехи в сигнальных линиях. Сигнальные линии повышенного качества
Перекрестные помехи
Искажения сигналов в несогласованных линиях
Параллельное соышсование волновых сопротивлений
Последовательное согласование волновых сопротивлений
Линии передачи сигналов
1.5. Вспомогательные элементы цифровых узлов и устронств
Элементы задержки
Формирование импульсов по длительности
Генераторы импульсов
Элементы индикации
1.6. О некоторых типовых ситуациях при построении узлов и устройств на стандартных ИС
Режимы неиспользуемых входов
Режимы неиспользуемых элементов
Нарашивание числа входов
Снижение нагрузок на выходах логических элементов
Глава 2. Функциональные узлы комбинационного типа
2.1. Введение в проблематику проецировании ЦУ комбинационного типа
2.2. Двоичные дешифраторы
Схемотехническая реализация дешифраторов
2.3. Приоритетные и двоичные шифраторы
Указатели старшей единицы
2.4. Мультиплексоры и демультиплексоры
2.5. Универсальные логические модули на основе мультиплексоров
Первый способ настройки УЛМ
Второй способ насгройки УЛМ
Пирамидальные структуры УЛМ
2.6. Компараторы
2.7. Схемы контроля
Мажоритарные элементы
Контроль по модулю 2
Схемы свертки
Передача данных с контролем по модулю 2
Контроль логического преобразователя
Контроль с использованием кодов Хемминга
Схемы кодера и декодера для кода Хемминга
2.8. Сумматоры
Одноразрядный сумматор
Последовательный сумматор
Параллельный сумматор с последовательным переносом
Параллельный сумматор с параллельным переносом
Сумматоры групповой структуры
2.9. Арифметико-логические устройства и блоки ускоренною переноса
2.10. Матричные умножители
Множительно-суммирующие блоки
Схемы ускоренного умножения
Глава 3. Функциональные узлы последовательного типа (автоматы с памятью)
3.1. Триггерные устройства (элементарные автоматы)
Классификация. Основные сведения
Классификация триггеров
Времена предустановки и выдержки
Способы описания триггеров
3.2. Схемотехника тригерных устройств
3.3. Аномальные состояния триггеров
3.4. Применение триггеров в схемах ввода и синхронизации логических сигналов
Ввод логических сигналов от механических ключей
Синхронизаторы одиночных импульсов
Ввод асинхронных данных
3.5. Введение в проблематику и методику проектирования автоматов с памятью
Проектирование автоматов
Пример проектирования
3.6. Синхронизация в цифровых устройствах
Параметры тактовых импульсов
Структура устройств синхронизации
Размножение тактовых импульсов
Коррекция расфазирования синхросигналов
Однофазная синхронизация
Расчетные соотношения для проектирования однофазной системы синхронизации
Двухфазная синхронизация
3.7. Регистры и регистровые файлы
Регистровые файлы
Сдвигающие регистры
Универсальные регистры
3.8. Основные сведения о счетчиках. Двоичные счетчики
Классификация счетчиков
Двоичные счетчики
Счетчики с групповой структурой
3.9. Двоично-кодированные счетчики с произвольным модулем
3.10. Счетчики с недвоичным кодированием
Счетчики в коде Грея
Счетчики в коде "1 из N"
3.11. Полиномиальные счетчики
Схемы генераторов псевдослучайной последовательности (ГПСП)
Глава 4. Запоминающие устройства
4.1. Основные сведения. Система параметров. Классификация
Важнейшие параметры ЗУ
Классификация ЗУ
4.2. Основные структуры запоминающих устройств
Структура 2D
Структура 3D
Структура 2DM
Память с последовательным доступом
Видеопамять
Буфер FIFO
Кэш-память
4.3. Запоминающие устройства типа ROM(М), PROM, ЕРRОМ, EEPROM
Масочные ЗУ
ЗУ типа PROM
ЗУ типов ЕРROM и EЕPROM
Импульсное питание ROM
4.4. Флэш-намять
Память типа Bulk Erase
Флэш-память с несимметричной блочной структурой
Файловая Флэш-память
Память типа SirataFlash
4.5. Использование программируемых ЗУ для решения задач обработки информации
Реализация логических (переключательных) функций
Реализация конечных автоматов
Воспроизведение арифметических операций и функциональных зависимостей
4.6. Статические запоминающие устройства
Запоминающие элементы статических ЗУ
Выходной каскад с третьим состоянием
Внешняя организация и временные диаграммы статических ЗУ
Искусственная энергонезависимость статических ЗУ
4.7. Динамические запоминающие устройства — базовая структура
Запоминающие элементы
Усилители-регенераторы
Мультиплексирование шины адреса
Внешняя организация и временные диаграммы
Схема динамического ЗУ
4.8. Динамические запоминающие устройства повышенного быстродействия
Вариант FPM
Структуры типа EDO RAM
Структуры типа ВEDO RAM
Структура типа МDRAM
Структуры типа SDRAM
Структуры типа RDRAM
Структура DRDRAM
Структура типа СDRAM
4.9. Регенерация данных в динамических запоминающих устройствах
4.10. Заключительные замечания
Глава 5. Микропроцессорные БИС/СБИС и их применение в микропроцессорных системах
5.1. Микропроцессорные комплекты БИС/СБИС. Структура и функционирование микропроцессорной системы. Микроконтроллеры
Микроконтроллеры
5.2. Управление памятью и внешними устройствами
Построение модуля памяти
Модуль памяти
Сигналы управления
Виды обмена
5.3. Микропроцессор серии 1821 (Intel 8085А)
Структура микропроцессора К1821ВМ85А
Блок регистров
Синхронизация и последовательность действий МП
Система прерываний
Система команд МП
Пример выполнения команды
5.4. Схемы подключения памяти и внешних устройств к шинам микропроцессорной системы
Анализ нагрузочных условий
Согласование временных диаграмм МП и ЗУ
Схемы реализации безусловного программного ввода/вывода
Схемы реализации условного программного ввода/вывода
Глава 6. Интерфейсные КИС/СБИС микропроцессорных комплектов
6.1. Интерфейсы микропроцессорных систем
Интерфейс (шина) Microbus
Интерфейс И-41
Интерфейс МПИ
6.2. Шинные формирователи и буферные регистры
Шинные формирователи
Буферные регистры
6.3. Параллельные периферийные адаптеры
Режим 0
Режим 1
Режим 2
6.4. Программируемые связные адаптеры
Структура ПСА
Выводы и сигналы ПСА
Передатчик ПСА
Приемник ПСА
6.5. Программируемые контроллеры прерываний
Вложенные прерывания с фиксированными приоритетами входов
Прерывания с круговым (циклическим) приоритетом
Структура ПКП
Каскадное включение контроллеров
6.6. Контроллеры прямого доступа к памяти
Структура и функции КПДП
Выводы и сигналы контроллера
6.7. Программируемые интегральные таймеры
Структура ИС ВИ54
Глава 7. Программируемые логические матрицы, программируемая матричная логика, базовые матричные кристаллы
7.1. Вводные замечания
7.2. Программируемые логические матрицы и программируемая матричная логика (ПЛМ и ПМЛ)
Программируемые логические матрицы
Схемотехника ПЛМ
Подготовка задачи к решению с помощью ПЛМ
Программирование ПЛМ
Упрощенное изображение схем ПЛМ
Воспроизведение скобочных форм переключательных функций
Программируемая матричная логика
Функциональные разновидности ПЛМ и ПМЛ
Схемы с программируемым выходным буфером
Схемы с двунаправленными выводами
Схемы с памятью
ПМЛ с разделяемыми коньюнкторами
ПМЛ серии К1556
Пример подготовки задачи к решению с помощью ПМЛ
Пример более сложной структуры PLD
7.3. Базовые матричные кристаллы (вентильные матрицы с масочным программированием)
Классификация БМК
Параметры БМК
Глава 8. Современные и перспективные БИС/СБИС со сложными программируемыми и репрограммируемымн структурами (FPGA, CPLD, FLEX, SOC и др.)
8.1. Общие сведения
Классификация по конструктивно-технологическому типу пpoграммируемых элементов
8.2. Программируемые пользователем вентильные матрицы (FPGA)
Логические блоки FPGA
Блоки ввода/вывода FPGA
Системы межсоединений FPGA
Области применения FPGA и других СБИС ПЛ
Построение реконфигурируемых систем
Задачи логической эмуляции
Построение динамически реконфигурируемых систем
Обогащение цифровой элементной базы
8.3. Сложные программируемые логические схемы (CPLD) и СБИС программируемой логики смешанной архитектуры (FLEX и др.)
Функциональные блоки CPLD
Системы коммутации CPLD
CPLD MAX 7000
Микросхемы семейства FLEX 10К
Логический элемент
8.4. СБИС программируемой логики типа "система на кристалле"
Семейство СБИС типа APEX 20К/КЕ
Семейство СБИС типа Virtex
8.5. Параметры и популярные семейства СБИС программируемой логики
Уровень интеграции (сложность)
Быстродействие СБИС
8.6. Интерфейс JTAG. Периферийное сканирование
Программирование в системе (ISP). Конфигурирование СБИС ПЛ
Ингерфейс JTAG и периферийное сканирование
Программирование в системе
Требования к числу допустимых для микросхемы циклов репрограммировация
Настройка микросхем программируемой логики
Глава 9. Методика и средства проектирования цифровых устройств
9.1. Общие сведения
Классификация цифровых ИС с точки зрения методов проектирования
Области применения СпИС различных типов
9.2. Пример "ручного" проектирования цифрового устройства с использованием программируемой матричной логики (ПМЛ)
Первый этап проектирования
Второй этап проектирования
Третий этап проектирования
Четвертый этап
Последний этап проектирования
9.3. Методика и средства автоматизированного проектирования цифровых устройств
Средства описания проекта
Языки низкого уровня
Языки высокого уровня
Разделение устройства на операционный блок и блок управления
Этапы проектных процедур
Основные сведения о языке VHDL
Синтаксические конструкции и основные понятия языка
Описание проекта на языке VHDL
Примеры поведенческих описаний элементов на языке VHDL
Структурный и поведенческий варианты описания проекта
О возможностях и средствах описания типовых узлов цифровой техники
9.4. Пример автоматизированною проектирования цифрового устройства с использованием языков описания аппаратуры
Первый этап. Рассмотрение ТЗ на разрабатываемое устройство
Второй этап. Разработка общей структуры операционного блока
Третий этап. Описание работы управляющего автомата
Пояснения к синтаксису AHDL и VHDL программ устройства управления
Четвертый этап. Компиляция проекта и основные параметры устройства
Пятый этап. Тестирование проекта
Шестой этап. Автоматическое определение временных характеристик устройства
Седьмой этап. Практическое использование результатов премирования
Глоссарий
Дополнение. Словарь иностранных сокращений и терминов
Принятые сокращения
Литература
Предметный указатель